Dòng CPU Zen 6 sắp ra mắt của AMD sẽ tận dụng sự kết hợp giữa các nút quy trình N3 và N2 của TSMC, theo các slide được chia sẻ với các kỹ sư tại ba nhà cung cấp bo mạch chủ hàng đầu. Các tài liệu này phác thảo năm dòng chip silicon riêng biệt, dự kiến ra mắt vào cuối năm 2026 trên máy chủ, máy tính để bàn và máy tính xách tay. Về mặt máy chủ, dòng sản phẩm EPYC “Venice” được chia thành Venice cổ điển dành cho triển khai mục đích chung và Venice dày đặc dành cho tủ rack đám mây mật độ cao. Cả hai biến thể đều sử dụng quy trình N2P được tùy chỉnh của TSMC, mang lại tốc độ xung nhịp tăng 8-10% so với N3E hiện nay. Đồng thời, mỗi đế chip cổ điển có thể chứa 12 lõi Zen 6, và mỗi đế dày đặc chứa 32 lõi Zen 6c, cho phép tối đa 256 lõi, 512 luồng đóng gói dày đặc khi tám đế chip được kết nối với nhau thông qua bộ xen kẽ hữu cơ hiện có.

Đối với các hệ thống máy khách, AMD đã áp dụng các tên mã gợi ý về cấu hình sử dụng dự kiến của chúng. “Olympic Ridge” sẽ dẫn dắt dòng máy tính để bàn Ryzen 10000 trên node N2P, trong khi “Gator Range” nhắm đến các máy tính xách tay chơi game có công suất trên 55 W. Phân khúc máy tính mỏng nhẹ phổ thông sẽ được phục vụ bởi “Medusa Point”, với thiết kế lai ghép một khối tính toán N2P với một khối I/O N3P, trong khi các mẫu máy tính giá rẻ sẽ lựa chọn đế N3P nguyên khối tiết kiệm chi phí. Một dòng “Medusa Halo” chi tiết hơn và dòng “Bumblebee” hướng đến phân khúc giá rẻ cũng nằm trong lộ trình, mặc dù quy trình phân bổ của chúng vẫn đang được xem xét. Việc AMD và TSMC đồng tối ưu hóa chặt chẽ các lớp kim loại và thư viện đồng nghĩa với việc silicon cuối cùng sẽ giống với một ngăn xếp “N2-AMD” hơn là một node N2P tiêu chuẩn. Silicon đầu tiên dự kiến sẽ được đưa về từ nhà máy trước Giáng sinh, với việc tăng tốc sản lượng được lên lịch cho chu kỳ máy tính xách tay trở lại trường học năm 2026 và một đợt làm mới máy chủ tiếp theo.

The post Dòng Vi Xử Lý Zen 6 Của AMD Sẽ Được Đóng Gói Trên Cả Hai Nút N2 Và N3 Của TSMC first appeared on Vietnam Blog.

AMD được cho là đang thử nghiệm bộ vi xử lý máy tính để bàn Ryzen thế hệ tiếp theo được trang bị vi kiến ​​trúc “Zen 6”, tên mã “Medusa Ridge”, cho các đối tác trong ngành, chẳng hạn như các nhà thiết kế nền tảng và OEM, theo Yuri Bubliy, hay còn gọi là 1usmus, tác giả của phần mềm tinh chỉnh Hydra và DRAM Calculator dành cho Ryzen, hiện đã ngừng hoạt động. Ông cho biết bộ vi xử lý này sẽ được AMD cập nhật cả CCD và đế I/O của máy khách. AMD xác nhận rằng họ đang xây dựng CCD “Zen 6” trên nút TSMC N2 (2 nm), đã bắt đầu sản xuất thử nghiệm vào đầu năm nay. Nút này dự kiến ​​sẽ sẵn sàng cho việc sản xuất hàng loạt chip 2 nm vào cuối năm nay. Nút 2 nm cho thấy mật độ bóng bán dẫn tăng đáng kể so với nút TSMC N4P hiện tại, nơi AMD đang xây dựng CCD “Zen 5” 8 nhân, mà theo 1usmus và các nguồn tin khác, AMD sẽ sử dụng để tăng số lượng lõi CPU trên mỗi CCD.

Các nguồn tin cho thấy khả năng AMD sẽ tăng số lượng lõi trên mỗi CCD lên 12 và cung cấp cho CCD 48 MB bộ nhớ đệm L3. Hiện tại, chúng ta vẫn chưa biết liệu cả 12 lõi sẽ được sắp xếp trong một CCX duy nhất với một khối đơn nguyên gồm 48 MB bộ nhớ đệm L3, hay sẽ có bố cục CCX kép với 6 lõi trên mỗi CCX, mỗi CCX chia sẻ 24 MB bộ nhớ đệm L3. Một nâng cấp lớn khác của “Medusa Ridge” là đế I/O máy khách (cIOD). AMD dự kiến ​​sẽ xây dựng cIOD thế hệ mới trên một nút EUV mới hơn như 5 nm N5 hoặc 4 nm N4P, một nâng cấp đáng kể so với 6 nm N6 hiện tại. 1usmus cho biết lý do lớn nhất khiến AMD cập nhật cIOD là kiến ​​trúc bộ điều khiển bộ nhớ. AMD dự kiến ​​sẽ cung cấp cho “Medusa Point” một kiến ​​trúc bộ điều khiển bộ nhớ kép mới. Vẫn còn hai kênh DDR5 trên mỗi socket, nhưng được thiết kế lại để tăng tốc độ bộ nhớ, cho phép AMD bắt kịp Intel trong lĩnh vực này. Đối với các công nghệ tăng tần số CPU, chẳng hạn như PBO và Curve Optimizer, không có bản cập nhật nào được mong đợi và 1usmus kết luận rằng hỗ trợ Hydra sẽ đơn giản.

The post AMD Thử Nghiệm Ryzen Thế Hệ Tiếp Theo “Medusa Ridge” first appeared on Vietnam Blog.